所有的PSoC器件都是可动态重配置的，使得设计人员能够随意在运行过程中改变内部资源形式，使用较少的元件完成既定任务。易用的开发工具让设计人员能够选择可配制程序库元素来提供模拟功能(如放大器、ADC、DAC、滤波器和比较器)，以及数字功能(如定时器、计数器、PWM、SPI和UART)。PSoC系列器件的模拟性能包括轨至轨输入、可编程增益放大器和分辨率高达14位的ADC，以及超低的噪声、输入漏电流和电压偏移。
单个PSoC器件可集成多达100个外围部件，在提高系统质量的同时，节省客户的设计时间，缩减板级空间和功耗，并使系统成本降低。
接收机设计
基于以上分析的结果，结合前端硬件电路，为实现一定的认知无线电功能，特设计接收机结构(见图5)。
图5 接收机结构
前端低噪声放大器选用的是ADA4857-1，这是一个超低损耗、低功率、高速运算放大器，在SOIC结构下的3dB带宽可以达到750MHz，其开环增益为57dB，基本满足此接收机对前端低噪声放大器的要求。在搭建电路时尤其要注意电源旁路、寄生电容和外围器件的选择对充分发挥放大器性能的影响[3]。
DDS(直接频率合成器)选用的是1GSPS的AD9858，其使用先进的DDS技术和一个内置的高速、高性能D/A转换器组成数字可编程、完全高频率的合成器，可以产生一个高达400MHz的模拟输出正弦波，完全满足接收机对本振的要求。
混频器、带通滤波器、放大器和抗混叠滤波器都可以由Cypress的PSOC器件cy8c23x33来统一实现。PSOC模拟系统包括一个8位SAR ADC和4个可配置模块，每个模拟模块由一个运算放大器电路组成，允许模拟复信号流的建立。同时，模拟外围部件非常容易被定制从而满足特殊应用场合的需求。PSOC可以分别实现一个可编程带通滤波器和一个低通滤波器以替代接收机前端需要的带通滤波器和抗混叠滤波器，实现一个可选增益高达93dB的仪表放大器以替代中频放大器，一个乘加累积器提供了一个快速8位乘法器以替代混频器，以上可编程模拟器件均能基本满足接收机前端性能要求。我们使用PSOC设计器进行PSOC的工作配置，写入使用PSOC的应用程序并调试应用。拿放大器来举例，首先在设计器中找到这个模块并新建一个电路，搭好外围电路元件，按照建立时间、转换速率和增益带宽等几个参数设定好初始值，产生应用程序代码，然后写入主程序和子系统的任何子程序，如果所有程序正确，接着将产生一个HEX文件，最后由PSOC设计器中的调试器执行，它下载HEX文件到在电路模拟器(ICE)中，至此一个可编程放大器设置完毕，可以投入使用。
可编程ADC本来可以由Cypress PSOC来实现，但PSOC实现的ADC采样速率最多只有375 Ksps，无法满足认知无线电接收机前端的带宽要求，因此可以考虑使用SIDSA公司的FIPSOC器件，同时后端基带数字处理任务也可交由FIPSOC中的8051核和FPGA兼而实现。利用运行于WINDOW环境下的集成化开发工具，进行ADC的设计和编程，结合上面介绍的一部分内容，具体到ADC设计时还需要首先设置外部输入/输出引脚、内部输入/输出引脚和内部信号的初始化数值，然后再对mP控制寄存器和静态RAM进行配置，以达到所需要的性能要求。数字宏单元(DMC)是FPGA的可编程数字单元，它是基于查找表结构的可编程单元，具有组合逻辑和时序逻辑资源，而组合部分和时序部分之间则由布线资源加以连接。利用动态重配置模式可对多个DMC单元进行设置，可以改变硬件电路，进而在一定程度上可对前端的可编程模拟器件进行实时更新配置，这一技术目前正在探索研究中[4]。
以上只是各个模块的分开设计，但是设计好整个接收机系统，还需要对各个模块之间的连线以及参考时钟等许多方面给以足够的重视。各个模块都有属于自己的输入/输出端口，为达到预定的系统性能要求，必须严格对照技术手册和自己的预先布线安排接好各输入/输出端口。至于时钟，避免采用时钟抖动大的门电路是电路设计中需要严格遵守的准则之一，在此基础上才能最大限度地发挥器件的性能；除此，拿FIPSOC来说，除某些条件下，8051时钟和其送至DMC的副本时钟的相对相位会交换外，时钟停止不影响时钟同步；每次不同时钟重新配置后，必须重新同步。
结语
目前，已经在理论上证明了以上接收机结构设计的可行性，下一步将逐步搭建出具体的硬件平台并测试验证。除了可编程模拟器件外，新兴的可进化硬件(Evolvable HardWare，EHW)研究领域以硬件在线自适应为目标，也将可编程模拟器件作为实现模拟电路自动设计和在线自适应的重要评估手段和实现载体。可以预期，随着模拟可编程技术的不断进步和器件品种的逐步丰富，可编程模拟器件将会成为实现模拟电路的首选器件和最佳选择。
